Thông tin tài liệu
| Title: | THIẾT KẾ BỘ VI XỬ LÝ RISC-V BẰNG NGÔN NGỮ VERILOG |
| Authors: | ThS. Trần Thị Thanh Thủy Bùi Minh Quý |
| Issue Date: | 2025 |
| Publisher: | Học viện Công nghệ Bưu chính Viễn thông |
| Description: | Đồ án tập trung vào thiết kế và kiểm thử bộ vi xử lý dựa trên kiến trúc RISC-V. Quá trình thực hiện bao gồm xây dựng mô hình pipeline, xử lý luồng dữ liệu, kiểm soát xung đột và áp dụng phương pháp UVM để kiểm thử chức năng. Kết quả đạt được xác nhận tính đúng đắn và hiệu quả của thiết kế, góp phần vào nghiên cứu và phát triển vi xử lý hiện đại |
| URI: | http://dlib.ptit.edu.vn/handle/HVCNBCVT/4661 |
| Appears in Collections: | KL - Ngành Công nghệ kỹ thuật điện - điện tử |
ABSTRACTS VIEWS
0
VIEWS & DOWNLOAD
0
Files in This Item:
Xin lỗi! Thư viện chưa thể cung cấp tài liệu bạn yêu cầu vì bạn không thuộc đối tượng phục vụ tài liệu số dạng toàn văn. Bạn có thể tham khảo bản in của tài liệu này tại Phòng đọc Thư viện (Tầng 1 - Nhà A3 hoặc gửi email yêu cầu về địa chỉ: ilc@ptit.edu.vn)